此模块设计中，发球权数码管的信号控制受多个时钟的控制，即开始比赛开关start和计分值sum_sc0信号，这在VHDL编程语言中无法用一个进程实现，必须将两个信号组合成一个时钟信号，并统一两个时钟的触发沿。因此最佳时钟触发方式如图3所示的fqq_en信号。为满足这种时序要求，借助计分总和次低位sum_sc1信号设计entity sum_sc_mod2，由于start和sum_sc1的频率都远低于系统时钟信号clk频率，则可借助clk高频信号捕捉其边沿产生新的时钟信号fqq_en，并产生其计数值，仿真波形如图4(a)所示。为保证发球权数码管显示正确，设计entitv led_fqq_ctl在fqq_en下降沿时，根据其计数值产生相应的数码管输出信号led_fqq，仿真波形如图4(b)所示。
发球权控制器的VHDL核心程序如下：
