图2中时钟送入D触发器前加了非门，使Q1端产生与nCLK(CLK的反向脉冲信号)同步的正向脉冲，与门输出单脉冲与CLK差半个时钟周期，作为D触发器U4A的输入D4，在CLK上升沿U4A被触发，使单脉冲脉宽与时钟周期相同，实现了等脉宽。并延迟了半个时钟周期使输出脉冲与时钟周期对应，实现了相位调整。整个单脉冲发生器的时序图如图3所示(图3中的t1，t2是任意键按下与键抬起时刻)。

3 基于FPGA下的按键消抖计数器和单脉冲发生器的Verilog HDL语言描述
    图1中的按键消抖计数器电路，其进行描述的Verilog HDL语言代码如下：

    代码中的复位n_rst和按键n_Kd都是低电平有效。键控单脉冲发生器的Verilog HDL语言代码如下：

    代码中还用到了D触发器DFF，实现这个模块的代码比较简单，此处从略。

4 结 语
    该文中的设计，实现了键控单脉冲发生器，产生脉宽等于时钟脉冲，输出脉冲与时钟周期对应的单脉冲，并解决了按键消抖问题，可以应用到各种需要产生单脉冲的FPGA电路设计中。按键消抖电路可独立地应用于其他FPGA电路设计中。本文中设计的20 b计数器是根据笔者课题需要而定。其他设计中可以根据按键抖动时间可利用公式计算出计数器模值设计计数器。