5验证结果

本文设计算法在quartusII 6.0开发平台上，选用cyclone家族芯片对设计进行了功能、时序验证[6]，时序结果如下(图5)：

图5 时序仿真结果图

从图5中可以看出，在clk=100MHz时钟下，在第一个数据+1248（110011100000）输入后，经过14个时钟周期，输出相应的带极性的8位编码为11110011，再第14个时钟周期之后，随后每两个时钟周期完成一组数据的压缩编码。这样就实现了编码的流水线作业，提高了数据处理效率。经过对数据的核对验证，证明了数据运算的正确性，达到预计设计效果。

对系统进行运行速率评估，确定瓶颈通道如下图6

图6 时序分析图

从图5时序仿真图可以知道，每两个时钟完成一组编码，这是由于每个模块完成数据处理需要读写两个时钟。从图6可以看出，信号处理的最大时间消耗发生在comp7模块内，耗时12.900ns，这意味着整个模块的最大时间消耗为12.900ns。即有2T=12.900ns，计算出T=6.450ns，得出系统的最大时钟频率 =155.04MHz，最快编码速率为77.52Mbyte/s。

6结束语

在实际语音通讯中，由于语音采样速率相对比较低，一般编码速率通常为64Kbit/s，在A律压缩编码中，使用本文提出的并行数据处理算法，应用VHDL实现了编码的流水线操作,最快编码速率为77.52Mbyte/s。因此，在多路信号采集中使用该算法可以极大的提高系统的工作效率。