图中序号1～6代表工作流程，采集数据经CPLD控制首先由FIFO写入存储器1，当存储器1数据写满后，产生硬件中断信号，该信号有两个作用：通知微处理器系统数据已经准备好，由微处理器从存储器1取回数据放入缓冲区；通知CPLD控制逻辑关闭FIFO与存储器1之间的数据通道，同时开启FIFO与存储器2之间的数据通道，后续数据得以连续无间断的存入存储器1。此时，存储器1的数据正被微控制器读出，当存储器2数据就绪后，同样产生硬件中断信号。如此交替循环就可以实现采集数据长时间连续无断点存储。
3．5 多路同步采集存储时序分析
    要完成多路信号的同时存储且数据连续无间断点、无差错，对时序逻辑的设计提出了较高的要求，本文采用的CPLD器件，利用其在结构、密度、功能、速度和性能上的特点，并配合在线可编程(ISP)技术，实现了精确的时序控制，大大减少线路的噪声和功耗。
    对多路信号同时锁存，若不允许丢失数据，必须在单个采集时钟周期内把多通道锁存的数据存入同一存储器中。假设同步采样频率为fs，通道数量为m，每个通道的存储时间为tn(n=1，2，3，…，m)，则有t1+t2+t3+…+tm一1／fs，既所有通道存储时间之和为采样周期。
    假设t1=t2=…=tm=T，则各通道存储时间相同的条件为：

                                   
    从实际角度出发，在一个采集时钟周期内还有其他的时间消耗，如保持时间和转换时间等，假设其他时间消耗为ta，则：

                                   
    如果fs的占空比为1：1，根据ADC实际工作时的情况，可以近似认为ta=1／(2*，fs)，既在一个采集周期中只有半周期的时间可供存储数据，则单个通道的存储时间：

                            
    根据上面的设计可以实现单采样周期内多路数据存储。
3．6 系统抗干扰设计
    高速数据采集系统在抗干扰方面的问题远远大于中低速系统，例如信号连线上的延迟、反射、串扰、器件内部过度干扰和热噪声，电源干扰，地噪声等。轻则影响运算放大器、AD转换器等模拟器件的精度，严重时系统将无法正常工作。因此在高速数据采集系统设计中，整个系统的采集精度主要取决于系统的抗干扰设计。在电路设计初期和制板阶段就必须采取各种措施，以减小或者消除可能的干扰源。本文主要从以下几个方面进行考虑：
    (1)电源设计方面
    根据高速电路设计理论，AD采集系统中的电源应当采用线性电源，以避免开关电源引入噪声。为了降低电源阻抗，减小噪声对电源的干扰，通常采用电源层设计，尽可能增大电源面积。在设计每个芯片的供电电路时，在每个芯片的电源附近并联去耦电容和旁路电容。去耦电容为芯片提供局域化的直流。旁路电容可以消除高频辐射噪声和抑制高频干扰。
    (2)接地技术方面
    高速数据采集系统的模拟地和数字地应严格分开，最后单点共地。共地点通常选择在ADC芯片管脚所需电流最大的位置，这样可以使大电流对地回流最近，以避免对模拟电路的干扰，提高系统的采集精度。
    模拟地和数字地可以通过磁珠连接，由于磁珠的高频阻抗大，而直流电阻为零，能够滤除高频电流减少地线上的高频噪声。

4 结语
    高速数据采集系统一直是测控领域内研究的热点，本文就基于ARM9的高速数据采集系统的结构，详细讨论了系统时钟电路设计、模数转换器的选择、模拟信号调理电路的设计、硬双缓冲实现连续采集存储、多路同步采集存储的时序分析，系统抗干扰设计等关键技术。经实践证明，该设计方案效率是很高的。