5 使用ModelSim进行RTL级仿真
    完成Simulink软件中的模型设计，仿真成功后，需要在ModelSim中仿真。因为Simulink中的仿真属于系统验证性质，是对mdl文件进行算法级仿真，而生成VHDL描述是RTL级，针对具体硬件结构。二者之间可能存在软件理解上的差异，转换后的VHDL代码实现可能与mdl模型描述的情况不完全相符，这就需要使用ModelSim进行RTL级功能仿真。图5所示是采用ModelSim仿真的结果，即低通滤波器的输出。可看出，与simulink中的仿真结果基本一致。

6 使用Quartus实现时序仿真
    ModelSim完成的RTL级仿真只是功能仿真，其仿真结果并不能精确反映电路的全部硬件特性，因此，时序仿真仍十分重要。图6是用QuartusⅡ实现的时序仿真，可看出，时序仿真满足设计要求。

7 使用嵌入式逻辑分析仪SignalTap II测试
    只进行工程软件仿真远远不够，还必须进行硬件仿真。signalTap II逻辑分析仪是Quartus II软件中集成的一个内部逻辑分析软件，使用它可以观察设计的内部信号波形，方便用户查找引起设计的缺陷。从Simulink建模仿真到Mod-elsim RTL仿真和Quartus II时序仿真，输入正弦波都是仿真信号，而不是实际信号源。在硬件实际运行时，可以从外部信号源接入器件内部或者在其内部存储正弦波数据。这里采用后者，即在顶层文件中引入LPM_ROM宏模块，在其中存入正弦波数据的mif文件(存储初始化文件)，FIR滤波器模块直接从ROM中读取数据。实际测试发现，经过设计的低通滤波器后，高频信号被滤除，只有输出低频信号(标准的正弦波)，滤波效果满足系统要求，嵌入式逻辑分析仪中的输出波形如图7所示。

8 结束语
    本文在FPGA内利用DSPBuilder实现FIR数字低通滤波器，通过Simulink算法仿真和ModelSim进行RTL仿真，接着在Quartus中进行时序仿真。最后用嵌入式逻辑分析仪SignalTapII进行实际测试，结果证明采用该方法设计的FIR数字低通滤波器功能正确，性能良好，可以提高FIR滤波器的设计质量，加快设计进程，验证结果直观明了。随着各类数字信号处理的IP Cores的进一步完善，基于FPGA的DSP系统的应用会更加广泛。