摘要：探讨了高速数据采集系统中高速采样缓存的重要性和实现途径，阐述了基于ADSP-21065L的并行多通道数据采集板上高速采样缓存的设计与电路结构，给出了采用FPGA实现通道复用和采样数据预处理，从而构造16MB的SDRAM海量缓存以将高速缓存中的多批次采样数据经AD-21065L倒入SDRAM存储的实现方法。

    关键词：高速数据采集；高速缓存；海量缓存；DSP；FPGA

１　引言

高速数据采集系统目前已在雷达、声纳、软件无线电、瞬态信号测试等领域得到广泛应用。它的关键技术是高速ＡＤＣ技术、数据存储与传输技术和抗干扰技术。本文在分析了高速多通道数据采集系统中存储子系统的性能要求和设计方案的基础上，提出了高速缓存和海量缓存方案，并将该方案成功地应用于ＤＳＰ多通道超声信号采集与处理系统中。

对高速多通道采样数据存储的性能要求：一是高速性，现在高速数据采集中所用的ＡＤＣ已达到几十甚至几百ＭＳＰＳ的水平，这就要求采样数据存储器的速度也要与之匹配，也就是采用高速缓存；二是大容量，其原因是多通道高速数据采集会产生巨大的数据流。一个４通道４０ＭＨｚ采样率１６位精度数据采集板并行采样０．１ｓ将产生３２ＭＢ的数据量，所以，通常需要海量缓存来存储采样数据。

２　高速缓存的实现

通常构成高速缓存的方案有三种：

第一种是ＦＩＦＯ（先进先出）方式。ＦＩＦＯ存储器就象数据管道一样，数据从管道的一头流入、从另一头流出，先进入的数据先流出。ＦＩＦＯ具有两套数据线而无地址线，可在其一端写操作而在另一端读操作，数据在其中顺序移动，因而能够达到很高的传输速度和效率，且由于省去了地址线而有利于ＰＣＢ板布线。缺点是只能顺序读写数据，因而显得比较呆板，而且大容量的高速ＦＩＦＯ非常昂贵；

第二种是双口ＲＡＭ方式。双口ＲＡＭ具有两套独立的数据、地址和控制总线，因而可从两个端口同时读写而互不干扰，并可将采样数据从一个端口写入而由ＤＳＰ从另一个端口读出。双口ＲＡＭ也能达到很高的传输速度，并且具有随机存取的优点，缺点是大容量的高速双口ＲＡＭ很难得且价格昂贵；

第三种是高速ＳＲＡＭ切换方式。高速ＳＲＡＭ只有一套数据、地址和控制总线，可通过三态缓冲门分别接到Ａ／Ｄ转换器和ＤＳＰ上。当Ａ／Ｄ采样时，ＳＲＡＭ由三态门切换到Ａ／Ｄ转换器一侧，以使采样数据写入其中。当Ａ／Ｄ采样结束后，ＳＲＡＭ再由三态门切换到ＤＳＰ一侧以便ＤＳＰ进行读写。这种方式的优点是ＳＲＡＭ可随机存取，同时较大容量的高速ＳＲＡＭ容易得到且价格适中，缺点是切换控制电路比较复杂，且只能由Ａ／Ｄ转换器和ＤＳＰ分时读写。

    综合考虑以上三种高速缓存方案的性能、价格和实现方便性后，笔者选用第三种方案（即高速ＳＲＡＭ切换方式）来构成Ａ／Ｄ采样高速缓存。系统的采样与存储部分的原理框图如图１所示。

图１中，ＳＲＡＭ选用ＩＳ６１ＬＶ２５６１６－１０Ｔ，容量为２５６ｋ×１６ｂｉｔ，访问速度为１０ｎｓ，使用两片即可构成２５６ｋ×３２ｂｉｔ的高速缓存。当一轮采样开始时，ＤＳＰ发出触发信号给ＣＰＬＤ，后者对５０ＭＨｚ晶振时钟二分频后得到２５ＭＨｚ采样时钟提供给４路Ａ／Ｄ转换器ＡＤ９２２５，同时对４路超声信号进行２５ＭＨｚ、１２ｂｉｔ的Ａ／Ｄ转换。转换结果分成两个完全一样的数据通道进行处理，每个数据通道处理两路Ａ／Ｄ转换结果，每个数据通道包含一片ＦＰＧＡ（现场可编程门阵列）、一片ＳＲＡＭ及其后的数据三态门等电路。ＦＰＧＡ可接收两路Ａ／Ｄ转换结果并在其内部进行复用，以将其变成一路５０ＭＨｚ、１２ｂｉｔ的数据流送入ＩＳ６１ＬＶ２５６１６缓存。ＦＰＧＡ完成数据通道复用的原理如图２所示。

ＦＰＧＡ选用ＥＰ１Ｋ５０，它的逻辑门数为５万门，内含１０个ＥＡＢ（嵌入阵列块）。每个ＥＡＢ实际上是４ｋｂｉｔ的ＲＡＭ，可以用来构造ＦＩＦＯ、双口ＲＡＭ等。本系统应用两块ＥＡＢ构成了两个２５６×１６ｂｉｔ的ＦＩＦＯ，因而可将两路Ａ／Ｄ转换结果分别送入两个ＦＩＦＯ，然后在ＦＰＧＡ的输出端将两个ＦＩＦＯ中的数据交替地读出写入ＩＳ６１ＬＶ２５６１６，每个ＦＩＦＯ每次读出１２８个采样数据。Ａ／Ｄ转换器的输出为１２位数据，而ＦＰＧＡ的片内ＦＩＦＯ和片外ＩＳ６１ＬＶ２５６１６的数据字宽都为１６位。在存储、传送时，将高４位补０即可。两路Ａ／Ｄ采样速度都为２５ＭＨｚ，复用后输出的速率为５０ＭＨｚ，这个速度对于ＩＳ６１ＬＶ２５６１６和ＥＰ１Ｋ５０都是完全可以达到的。ＦＰＧＡ的作用除了构造ＦＩＦＯ以实现数据通道复用外，还可以作为协处理器由板上ＤＳＰ控制来进行一些简单高效的数据预处理（如插值、取平均、ＦＩＲ滤波等）。同时可使用ＥＤＡ工具ＭＡＸ＋ＰＬＵＳⅡ１０．０来对ＥＰ１Ｋ５０的逻辑算法进行设计、编译并仿真，然后下载到ＥＰ１Ｋ５０中实现预定功能。

除了ＦＰＧＡ外，系统还采用了一片ＣＰＬＤ（复杂可编程逻辑器件）来控制采样。前者主要用于数据通道对Ａ／Ｄ采样结果进行缓冲复用以及预处理，后者则负责产生Ａ／Ｄ采样时钟以及作为地址计数器产生地址并提供给两片ＩＳ６１ＬＶ２５６１６以便存入Ａ／Ｄ采样结果等。ＣＰＬＤ不象ＦＰＧＡ那样能完成较复杂的逻辑功能和信号处理算法，但是它具有更高的速度，且管脚到管脚具有固定一致的时延，因而在设计调试时容易获得简单可靠的定时关系，适于实现高速计数器、触发器、译码器等定时要求比较严格的场合。本系统使用ＭＡＸ７１２８ＡＥ来控制采样，其可实现的功能如图３所示。

ＭＡＸ７１２８ＡＥ可用于实现两个１８位地址计数器，它具有地址总线开关切换功能，在Ａ／Ｄ采样期间能以２５ ＭＨｚ的频率进行地址计数以作为高速缓存的地址线。当一轮Ａ／Ｄ采样结束后，系统可将高速缓存的地址总线切换到ＤＳＰ的地址总线，然后由ＤＳＰ读取高速缓存中的Ａ／Ｄ转换结果并进行处理。高速缓存ＩＳ６１ＬＶ２５６１６的数据总线一方面连到ＦＰＧＡ以便在采样期间接受复用的Ａ／Ｄ转换结果；一方面则通过三态门连到ＤＳＰ的数据总线以便在采样结束后由ＤＳＰ读取采样数据。

３　海量缓存的设计实现

本系统使用了两片２５６ｋ×１６ｂｉｔ容量的ＳＲＡＭ作为高速缓存，系统中的４个通道可同时存储每通道１２８ｋ点采样数据。在２５ＭＨｚ的采样频率下，一次可采集存储５ｍｓ多的波形数据。对于超声信号的单次发射／接收来说，这种采样时间长度已经足够了，但是对于多批次采样数据的存储就比较困难了。若要通过ＰＣＩ总线、ＵＳＢ接口等快速通讯方式将采样数据传到主机进行处理或存入硬盘，则应满足实时传输采样数据所需要的巨大总线带宽。以２５ＭＨｚ、１２ｂｉｔ采样精度为例，４个通道同时采样将产生１５０ＭＢ／ｓ的数据流，这对于任何总线来说都难以做到。解决的办法是在数据采集板上采用ＤＳＰ对采集的数据进行预处理，以使处理后的数据量大大减少，然后再上传给主机以减轻总线传输压力和主机处理负担，从而避免数据通讯瓶颈。这种由板上ＤＳＰ执行计算密集型任务并由上位主机进行调度管理的分布式处理机制可广泛用于许多高速数据采集与处理系统中。而为板上ＤＳＰ配备大容量内存来作为它的程序和数据存储器是十分必要的。考虑到本系统所用ＤＳＰ的结构特点和大容量采样数据的存储需要，笔者选用ＳＤＲＡＭ作为板上海量内存。

系统中的ＤＳＰ为Ａｎａｌｏｇ Ｄｅｖｉｃｅｓ公司的ＡＤＳＰ－２１０６５Ｌ，这是一款性价比很高的３２位浮点ＤＳＰ。其峰值浮点运算速度为１８０Ｍ ＦＬＯＰＳ，片内带有６８ｋＢ的ＲＡＭ，可用于程序或数据内存，片外数据总线为３２位，片外地址总线为２４位，具有４个片选信号输出，每个片选信号的寻址空间可达６４ＭＢ，另外，它还具有多个高速同步串口以及强大的ＤＭＡ功能。而最有特色的一点是其内部集成了一个ＳＤＲＡＭ控制器，因此能够直接驱动外部ＳＤＲＡＭ。通常ＳＤＲＡＭ的控制是比较复杂的，需要按时序规定驱动它的行、列选通线并分时提供行、列地址，另外还要定时刷新。一般是由专门的ＳＤＲＡＭ控制器对其操作，或采用ＦＰ-ＧＡ设计ＳＤＲＡＭ控制器，但这都会增大系统的复杂度。而ＡＤＳＰ－２１０６５Ｌ能直接驱动和控制片外ＳＤＲＡＭ，使用时只要在程序中设置好相关的寄存器，然后用一条指令启动ＳＤＲＡＭ的上电时序即可。此后程序对ＳＤＲＡＭ的访问操作都是透明的，可象访问普通片外ＳＲＡＭ一样访问它，因此非常方便，故可使用大容量（可达６４ＭＢ）高速廉价的ＳＤＲＡＭ芯片作为ＡＤＳＰ－２１０６５Ｌ的海量片外存储器。本系统使用两片４Ｍ×１６ｂｉｔ的ＳＤＲＡＭ芯片ＨＹ５７Ｖ６４１６２０来构成１６ＭＢ的海量缓存（参见图１）。这样，１６ＭＢ的存储容量如果都用来转存采样数据的话，可以存储４个通道同时采集的２Ｍ点数据，在２５ＭＨｚ的采样率下可达到０．０８ｓ的总记录时间，这对于本系统而言已经足够了。而且通过选用更大容量的ＳＤＲＡＭ芯片还可方便地将海量缓存的容量扩充到３２ＭＢ、６４ＭＢ。

为了将多次Ａ／Ｄ采样数据从高速缓存转送到海量缓存，如果让ＡＤＳＰ－２１０６５Ｌ用指令的方式从片外高速缓存中读取采样数据，然后写入片外海量缓存，将会大量占用ＡＤＳＰ的运行时间，而且传输速度也较慢。为此，笔者采用ＡＤＳＰ的ＤＭＡ功能进行传送。ＡＤＳＰ－２１０６５Ｌ具有多个ＤＭＡ通道（其中包括两个外部口ＤＭＡ通道），因而可进行高速数据传输。它的外部口ＤＭＡ通道本来就可以完成外存与外设之间的ＤＭＡ传输，但是若二者之一是ＳＤＲＡＭ则不行。所以，实际使用时一般通过ＡＤＳＰ－２１０６５Ｌ的片内ＲＡＭ来中转，然后再完成高速缓存到海量缓存的数据传输，具体做法如图４所示。

ＡＤＳＰ内部开设有１ｋ×３２ｂｉｔ的ＲＡＭ块构成中转区，可利用外部口ＤＭＡ通道０进行Ａ／Ｄ高速缓存到片内ＲＡＭ的ＤＭＡ传输，同时利用外部口ＤＭＡ通道１来进行片内ＲＡＭ区到海量缓存ＳＤＲＡＭ的ＤＭＡ传输。在６０ＭＨｚ的ＡＤＳＰ主频下，前者的ＤＭＡ传输速度可达１２０ＭＢ／ｓ，后者的ＤＭＡ传输速度可达２４０ＭＢ／ｓ。当外部口ＤＭＡ通道０完成一次传输后，系统将启动外部口ＤＭＡ通道１的ＤＭＡ传输；而当后者的ＤＭＡ传输完成后?系统将再次启动前者的ＤＭＡ传输。如此循环下去，直至Ａ／Ｄ高速缓存中的１ＭＢ采样数据都倒入ＳＤＲＡＭ海量缓存为止，该过程大约需要１３．１ｍｓ。

４　结论与改进

通过对高速数据采集系统中几种Ａ／Ｄ采样高速缓存的实现方案进行对比分析，结合本系统的结构特点和性能要求，采用ＳＲＡＭ作为Ａ／Ｄ高速缓存所构成的采集系统具有速度高、容量大、控制方便、价格适中等优点。选用高速、大容量、低价格的ＳＤＲＡＭ作为海量缓存则可通过其外部口ＤＭＡ通道将高速缓存中的采样数据倒入海量缓存。这种设计使系统的Ａ／Ｄ采样存储兼具高速和海量的优点，同时具有很高的性能价格比。而其尚存的不足之处是：ＡＤＳＰ和Ａ／Ｄ转换器通过切换总线方式分时访问高速缓存在一定程度上影响了系统的实时性。作为改进措施可以引入双体存储交替访问的方案，即再增加两片ＩＳ６１ＬＶ２５６１６做成一组高速缓存以和已有的两片ＩＳ６１ＬＶ２５６１６构成双体存储区。由于该方式中的ＡＤＳＰ和Ａ／Ｄ转换器以乒乓方式交替访问这两组缓存，因此，ＡＤＳＰ和Ａ／Ｄ转换器能并行工作而无需互相等待，从而提高系统的实时性。