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表2列出各次多项式在不同精度要求下，所需要系数个数(n)的分布情况。
由表2可以看出，其结果与表1趋于一致。相同次数下，精度要求越高，所需要的系数个数n越多；而相同精度下，次数越高，所需要系数个数n越少。n随着次数的降低和精度的提高迅速增大。
与n相反，多项式的计算量随着多项式次数的增加而增加。根据horner算法[3]多项式的表达式如下：
式(6)表明，多项式次数增加1次，计算多项式的函数值增加1次乘法和1次加法。多项式系数存储量与多项式的计算量是其FPGA实现时互相制约的两个因素。
3 仿真结果
为了取得面积与速度的平衡，根据测试结果及实际系统的要求，选择δ=10-4、β=1来实现。本文采用Xilinx ISE Design Suite 10.1进行仿真测试。定标取Q32.23，其硬件实现计算流程如图4，输入为定点数x，由MSBs和LBSs取得系数和xl，经过reg系数寄存器及1次乘法和1次加法，输出y。
时序仿真结果结果如图5。输入x是32 bit的无符号定点数，输出为y；clk是时钟；reset为复位信号；MSBs是x的高位，用于得到多项式系数；LSBs是x的低位即自变量；temp是用于缓存中间结果，coef[...]是多项式系数。输出延迟3个时钟周期，流水线填满后，每个时钟周期输出一个结果。
例如输入32’h00333333（浮点数0.4），从图中可以看出其输出y为24’h41aba5，与实际函数值24’h41aa7c存在误差。其实现结果与浮点结果比较误差如图6。可以看出定点数误差在800以内，也就是浮点数约10-4以内，误差范围与表1相一致。
