1.2 CDTDC读出模块
    当对记录的时间进行数据读出时，需要输入读出时钟。时钟切换模块在系统进入读出状态时对移位寄存器的输入时钟进行切换，完成数据的正确读出。为了节约逻辑资源，采用组合逻辑电路对时钟信号进行切换控制。
    如图1所示，当系统工作在读出模式时，计数/读出模式切换信号变为逻辑低，关闭输入计数时钟的与门，同时打开输入读出时钟的或门，在计数/读出使能信号允许的条件下，输入读出时钟至LFSR的时钟端口。多功能移位寄存器的时钟切换同理。
    在计数/读出模式切换信号允许的条件下，通过切换多路复用器断开LFSR的反馈输入端，将多功能移位寄存器的输出输入LFSR中。多功能移位寄存器会自动在并入串出与串入串出模式下进行切换，首先将时钟状态，即锁存器的输出移入，然后输入前一个单元电路的输出，如此每行相邻的单元电路串联直至数据输出端。图3为阵列电路结构图，对于16×16的阵列，每行一个数据读出链。每个单元电路的读出数据为12 bit，故每行信号的数据量为192 bit。如果数据读出时钟为10 MHz，则读出时间为1/10 MHz×192=19.2 μs。如果阵列规模增大，则可提高读出时钟频率。

1.3 CDTDC控制模块
      鉴于系统需要自动在计数与读出两种模式下进行切换，并需复位相应寄存器，本设计采用状态机来控制CDTDC的模式切换。控制模块状态机示意图如图4所示。

    系统上电复位后，处于复位（10）状态。在此状态下，进行移位寄存器的清零，同时复位所有控制信号至初始状态。复位状态持续4个时钟周期，状态跳转到计数状态。在计数（00）状态下，计数/读出模式切换信号禁止，系统工作在计数模式。接入计数时钟，LFSR开始计数。同时，为使系统具有可配置性，在计数状态中加入一个10 bit计数器来配置系统可以记录的最大时间间隔。若屏蔽此计数器，则此状态持续时间为系统可以达到的最大时间测量范围，即6.8 μs。实际应用中可根据用户实际需要对计数器进行配置来限制计数状态的持续时间。计数状态结束后跳转到读出（01）状态，计数/读出模式切换信号允许，启动数据读出模块，完成记录时间的读出。如前所述，单行数据链需要的读出时间约为20 μs。此后系统回到复位状态准备下次计数。
2 仿真测试与硬件实现
2.1 仿真结果分析
    本设计采用ALTEra公司的Quartus II与Mentor GraphICs公司的Modelsim作为主要的设计工具。Cyclone系列FPGA具有片上锁相环（PLL）模块，可以对输入时钟进行精确的倍频、分频、相位偏移、可编程占空比等操作。系统外部时钟输入频率为50 MHz，通过配置片上PLL，可获得3倍频的计数时钟与移相时钟，5分频的读出时钟。

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