电源完整性PI(Power Integrity)是指由于开关器件数目不断增加，供电电压不断减小，电源输出产生波动，从而影响芯片的工作状态和输出信号的质量。因此，除了分析信号完整性中的反射、串扰以及EMI之外，如何获得稳定可靠的电源系统成为一个新的重点研究方向。
   PI(Power Integrity)和SI(Signal Integrity)不可分割，以往的EDA仿真工具在进行信号完整性分析时，一般都是简单地假设电源绝对处于稳定状态，但是这与实际情况是不符合的，新一代的信号完整性仿真必须建立在可靠的电源完整性基础之上。由于电源完整性不仅强调电源供给的稳定性，还包括在实际系统中总与电源密不可分。因而如何减少地平面的噪声也是电源完整性中需要讨论的一部分。本文主要就解决信号完整性问题中如何减小SSN做了探讨。
    1 增加退耦电容抑制SSN
   本文以一个从AnSOFt公司网站下载的，用于数字信号处理研究的电路板的设计为例说明增加退耦电容抑制SSN的过程。
   电路板的电源层和地层的大小为22.86 cm×15.24 cm。电源层和地层都是厚度为0.037 mm的铜皮层，中间走线层为第3层至第6层，表面（SURFACE）是封装焊盘，第2层和第7层分别是地层和电源层。
   为了理解对电路板的设计，首先考虑电路板的裸板(未安装器件)特性。根据电路板上高速信号的上升时间Tr=0.17 ns，可得截止频率，经测量可知所用电路板上所关注的PAL22V10_SMSOCKETAMDU17芯片会在1 ns内产生0.2 A的输入电流变化。在如此短时间内产生大电流变化将会使电路板产生各种模式的谐振，导致电源层和地层电压的不均匀。
   在3 GHz频域范围内仿真裸板的谐振特性。具体作法为在板子的一侧电源和地之间加一个0.1 Ω的电阻，等效VRM作用。在U17芯片的中间位置加一个port，连接电源和地层，频率范围为1 MHz～3 GHz。经测试此时的裸板Z参数图如图1所示。

    由图1中可知一个谐振点为0.08 GHz，从0.08 GHz开始扫频到3 GHz，部分谐振点和对应的电源/地之间电压分布如图2所示。

    由图2可知，电路板会谐振于许多不同的频率点。通过仿真可以得到：分别在0.324 GHz和0.793 GHz的谐振模式下，前者在U17芯片中心处电源层和地层的电压差变化为零，而后者不为零。
   可以将短时间内产生的大量电流变化的器件放置于零压差变化点，从而避免电路板产生低频谐振模式。
   尽管器件的布局与放置的位置有助于减小电源完整性的问题，但它们并不能解决所有的问题。首先，不可能将所有的关键器件都放在电路板的中心，通常情况下，器件放置的灵活性是有限的；其次，在任何给定的位置总会有一些谐振模式被激发。如图3所示，“o”曲线显示的是当位于电路板中心处的芯片从电源平面吸入电流时引起的谐振现象；“－”曲线表示将芯片放置偏移中心位置时的响应。从中看出若将芯片放置在沿某一坐标轴偏移中心位置时，其他的谐振模式将被激发。成功设计电路板的PDS（电源分配系统）的关键在于在合适的位置增加退耦电容，以保证电源的完整性和在足够宽的频率范围内地弹噪声足够小。

    为了保证高速器件的正确动作，应该消除电压的波动，保持低阻抗的电源分配路径。为此，需要在电路板上增加退耦电容来将高速信号在电源层和地层上产生的噪声降至最低。电容数量、每一个电容的容值、在电路板上合适的位置都是需要严格定义的。
   U17芯片在1 ns的上升沿吸入0.2 A的电流，此时电源电压会暂时降低（压降），而地平面电压会暂时被拉高（地弹）。其变化幅度取决于电路板的阻抗和芯片偏置管脚处用于提供电流的退耦电容。
   由于电流的瞬变值为0.2 A，电压的瞬变值由V=Z×I决定，Z是从芯片端等效的阻抗，图4所示为本文所用电路板的阻抗分布图。为了避免电压的尖峰波动，在从直流到信号带宽的频率范围内，Z值必须低于某一门限值Ztarget， Ztarget变化幅度取决于电路板的阻抗和芯片偏置管脚处的用于提供电流的退耦电容；为了避免电压的尖峰波动，在从直流到信号带宽的频率范围内，Z值必须低于某一门限值。图4中虚线部分即为PDS阻抗应该满足的目标区域。

    在该设计中，为了保持电源的完整性，电源/地的电压波动必须保持在标准值3.3 V的5%以内。因此噪声不能大于0.05×3.3 V=165 mV。可以据此按照欧姆定律计算出PDS的最大阻抗Ztarget=165 mV/0.2 A=0.825 Ω。

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