成功的同步设计要求各路DDS的参考时钟之间的相位差最小。参考时钟边沿的时间差会使各路DDS输出信号产生相应比例的相位差。参考时钟的边沿抖动要足够小，上升/下降时间要短，以免增加时钟信号的相位误差。数据采集与多路DDS单元电路首先把外部送来的50MHz高精度、高稳定度的正弦信号转换成方渡，送给各路DDS作参考时钟。时钟转换功能利用1：4的PECL时钟分配器SYl00EL15实现。ECL电路是现有各种实用数字逻辑集成电路中速度最快的一种，也是目前惟一能够提供亚毫微秒开关时间的实用数字逻辑电路。SYl00EL15最高可以工作在1.25GHz频率上，器件间的最大偏斜为200ps，单个器件的最大偏斜为50ps，时钟均方抖动仅为2.6ps，上升时间介于325ps和575ps之间。AD9854的参考时钟能够兼容PECL逻辑。射频信号在长线传输过程中，为了抑制由此产生的反射和串扰，SY100EL15的输出与AD9854参考时钟之问的PECL逻辑电路必须良好地匹配。图4的匹配方式是一种比较好的方案。图中：

　　对于3.3V供电的LVPECL电路，R1取126Ω，R2取82.5Ω。AD9854的时钟输入电路有单端方式和差分方式两种，采用差分方式有利于抑制电路产生共模噪声。时钟分配网络布线时，要保证每一路差分时钟信号的走线等长，并且各路DDS时钟信号之间的走线也应当等长。电路板应该按照微带线设计。不同的微带线结构将导致信号传输常数有所差异。

　　2.2 刷新时钟

　　AD9854芯片引脚中与配置内核密切相关的信号除了数据线、地址线、写信号以外，还有刷新时钟。写信号的作用是将I/O口上的数据传送到AD9854芯片内部的缓冲区中，而刷新时钟则用于配置AD9854内核的相应寄存器。刷新时钟引脚既可以作为输入信号，工作于外部刷新模式;又可以作为输出信号，工作于内部刷新模式。鉴于多路同步原因，通常工作于外部刷新模式。刷新信号的时序如图5所示。从AD9854内部看，刷新时钟UPDATE实际上是电平有效信号。在该信号出现于AD9854引脚后的第一个系统时钟上升沿，即A时刻，系统时钟识别到刷新时钟。在第三个系统时钟的上升沿，产生AD9854芯片DDS内核的内部刷新时钟。该信号与系统刷新时钟同步，作为将I/O口上的数据配置到AD9854内部配置寄存器的时钟信号。在第四个系统时钟的上升沿，完成对内部寄存器的配置。在第五个时钟的上升沿，产生内部刷新时钟信号的下降沿，配置过程结束。以图5为例，为使该过程工作可靠，应当保证三路DDS芯片的刷新时钟必须超前于相同的系统时钟，即时钟0，否则会导致各路DDS的输出相差一个AD9854的系统时钟。

　　2.3 锁相倍频

　　根据数模转换的数学模型，DDS输出信号的频率通常不得超过系统时钟频率的40%。以50MHz作为参考时钟产生频率为20MHz的信号会给滤波带来困难。AD9854内部集成了锁相倍频电路，可以将50MHz的参考时钟倍频至200MHz。片上锁相倍频电路带来的问题是环路建立时间会随着AD9854及片外环路滤波器的器件不同而产生差异。这将导致在锁相环路的建立过程中，送给AD9854相位累加器的系统时钟周期数目无法准确预测。因此在环路建立过程中，相位控制字的值必须为零以避免相位累加器的值不断累加。DDS芯片内部集成锁相环路的建立时间典型值约为400μs。为了保证各路DDS的同步，在起始10ms让AD9854输出的频率控制字和相位控制字始终为零。10ms以后，才启动AD9854的输出相位累加过程。待PLL建立起来以后，再改变各路DDS芯片相应的控制字。

　　计算机的主控软件用VB语言编写，系统FPGA软件用VHDL语言编写。FPGA内部设计了一个基于FIFO技术的缓冲区，将主控计算机发送过来的各类控制命令暂存。为了简化控制时序，采用的方法是利用ISA总线的数据线依次传输各路AD9854的配置数据和寄存器地址，并且暂时存放在缓冲区中;而后利用ISA总线的写信号作为各路AD9854的刷新时钟信号，完成对DDS芯片的同步配置。