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2 不同时钟域的数据连续传输
本文中的中频信号生成系统是将主控计算机模拟生成的数据通过FPGA送到AD9857发送出去。数据进入FPGA的速率为52 MB／s，由于计算机的非实时性呈现断续的形式，其实际的速率要低一些；数据传出FPGA时，其数据位宽为16 b，输出频率为10 MHz，固其持续传输速率为20 MB／s。数据进入FPGA的速率高于出FPGA的速率，这就造成数据在不同时钟域之间传输的问题。为了避免数据的溢出和保证数据连续性，本文使用DMA FIFO作为主控计算机与FPGA之间的缓存。它的存储空间包括两部分：一是主控计算机部分，主控计算机开辟一块内存作为FIFO缓存；二是FPGA部分，FIFO占用部分BLOCk Memory资源作为缓存。二者共同组成一个完整的FIFO，通过PXIe总线传递数据。FIFO的传输机制是：主控计算机首先把一个数组的数据存入作为FIFO缓存的内存中；DMA控制器会自动查询FPGA上的FIFO剩余空间，当满足缓存剩余空间大于数据块容量的条件时，控制器通过PXIe总线把整个数据块一并送入FPGA上的FIFO中；FPGA FIFO再将数据顺序送出。
若在主控计算机向FIFO两次写入数据的间隔期间，FIFO中的数据保持不被读空，就能保证输出FPGA的数据是连续的。而合适的FIFO深度是FIFO不被读空的基础，所以确定FIFO深度的设定方法是数据在不同时钟域之间实现连续传输的关键。
3 FIFO深度的设定方法
3．1 FPGA FIFO深度的设定
DMA控制器将数据从主控计算机内存整块的传送到FPGA的FIFO缓存中，所以FIFO的深度要大于数据块的大小。LabVIEW FPGA里块存储FIFO是以2 KB大小来应用的。DMA FIFO使用RIO设备可获取的内置RAM来存储数据信息，该存储空间与内存读／写是共享的。所以要留一部分RAM空间进行内存的读／写，FIFO的最大值为RAM容量减去16 KB。PXIe-5641R的RAM的容量是1 098 KB，所以，FPGAFIFO的深度设定范围为2～1 082 KB。
另一方面，实际上LabVIEW为了能使FPGA高效运行，对Block Memory方式FIFO的大小作了规定，其大小只能为2M-1(数据由FPGA传向主控计算机)或2M+5(数据由主控计算机传向FPGA)，M为数据的地址宽度；当设定值不是这些标准值时，LabVIEW会自动的放大到距其最近的一个标准值。这样就确定了FPGAFIFO的深度，但是还不能保证数据能够连续输出。
3．2 主控计算机FIFO深度的设定
由于对主控计算机内存部分FIFO的读／写是以数组形式断续进行的。所以，数组的长度和两次写入的间隔时间是能否保证数据连续性的重要参数，同时考虑到数据输出FPGA是连续且频率固定的。根据FIFO不读空的原则推测：当写入内存的数组的长度N与数据写入内存的时间T和数据输出FPGA的频率F之间满足如下的关系时，就能做到数据的连续传输：
N／T>F (1)
鉴于主控计算机操作系统的非实时性，需要将主控计算机FIFO深度D的大小设定为N的若干倍；通过大量实验并与NI工程师讨论，确定当FIFO的深度D的大小为N的3～5倍时，可完全满足数据连续传输的要求。
3．3 实验验证
数据写入内存的时间与主控计算机运行速度以及数组的大小有关。表1所示的是数组长度和写入内存的时间与输出数据连续性之间关系的实验结果。其中，平均写入内存时间指的是同一个数组循环执行写入操作10万次得到的平均结果。输出FPGA的速率为10 MHz。
当数组长度较小时，单位时间内写入到内存中的数据较少，内存里的数据不能满足FPGA FIFO读取数据的需求，在下一组数据到达之前内存里的数据已经读空，故输出的数据不能连续。当数组长度增大之后，单位时间写入到内存的数据量也随之增大，内存里的数据能够满足FP-GA FIFO读取数据的需求，在内存读空之前把下一组数据送入了内存，所以输出的数据能够保持连续性。实验结果验证了上述推测公式的正确性。
