多米诺电路以其速度快的优良特性,被广泛应用于微处理器、存储器、缓存器和探测器中的高速运算电路及其关键路径中,是工作频率在2 GHz以上系统中的最主流动态逻辑电路[1-3]。但是,随着半导体工艺的飞速发展和芯片工作频率的提高,芯片的功耗迅速增加。尤其在手机、掌上电脑(PDA)、笔记本电脑等大量便携式设备出现以后,人们对低功耗的要求更加迫切[4,5]。
在现有诸多降低多米诺电路功耗的方法中,多电源电压技术是被业界广泛应用和认可的低功耗技术[6]。但是,多电源电压技术只考虑电源电压,而忽略了地电压,如果同时对地电压进行优化,多米诺电路的功耗可以进一步降低。另外,由于N阱工艺设计规则对N阱隔离的要求,不同的电源必须置于不同的N阱之中,由此造成版图面积急剧增大。因此,进一步优化多电源技术的功耗特性,同时解决该技术版图过大的问题,是电路设计者面临的关键问题。本文对多电源电压多米诺电路的地电压进行了有效的优化,并提出了共阱多地技术,节省了版图面积,从而使多米诺电路满足当今集成电路发展中在速度、功耗和面积方面的要求,具有更加广阔的应用前景。
1 共阱多地技术的提出
传统的多电源电压多米诺电路如图1(a)所示,在电路中采用低电源电压VDDl来代替高电源电压VDDh,由CMOS电路的功耗模型(式(1))可知,随着电源电压的降低,多米诺电路的功耗将明显减小。多米诺电路的版图设计如图1(b)所示,由于两个PMOS管分别与不同的电源电压相连接,所以两N阱隔离。但是从图中可以明显看出,应用此种方法,版图设计复杂且大大增加了面积。此外,从式(1)还可以看出,除了降低电源电压即在电路中应用低电源电压技术外,还可以通过降低逻辑摆幅Vswing的方法,抑制电路的功耗,即应用高地电压GNDh (GNDh>0 V),使逻辑摆幅由原来的VDD-GND变为VDDl-GND,或是VDD-GNDh,或是VDDl-GNDh,如图2和表1所示。
管的源极连接在低电源电压VDDl电源线上,衬底连接在高电源电压VDDh上,NMOS的源极连接在高地电压GND上,衬底连接在标准地电压GND上。所以,不论是NMOS管还是PMOS管,均存在衬底反偏效应,如式(2)所示。