首 页文档资料下载资料维修视频包年699元
请登录  |  免费注册
当前位置:精通维修下载 > 文档资料 > 家电技术 > 单元电路介绍 > 其它电路
电源设计如何考虑CMOS 逻辑系统的功耗
来源:本站整理  作者:佚名  2011-12-18 15:30:55



  CMOS 逻辑系统的功耗主要与时钟频率、系统内各栅极的输入电容以及电源电压有关。器件形体尺寸减小后,电源电压也随之降低,从而在栅极层大大降低功耗。这种低电压器件拥有更低的功耗和更高的运行速度,允许系统时钟频率升高至千兆赫兹级别。在这些高时钟频率下,阻抗控制、正确的总线终止和最小交叉耦合,带来高保真度的时钟信号。传统上,逻辑系统仅对一个时钟沿的数据计时,而双倍数据速率 (DDR) 内存同时对时钟的前沿和下降沿计时。它使数据通过速度翻了一倍,且系统功耗增加极少。

  高数据速率要求时钟分配网络设计要倍加小心,以此来最小化振铃和反射效应,否则可能会导致对逻辑器件非有意计时。图 1 显示了两种备选总线终止方案。第一种方案(A)中,总线终止电阻器放置于分配网络的末端,并连接至接地。如果总线驱动器处于低态下,电阻器的功耗便为零。在高态下时,电阻器功耗等于电源电压(VDD)平方除以总线电阻(源阻抗加端接电阻)。平均功耗为电源电压平方除以两倍总线电阻。

1.jpg
 

图 1 VTT 端接电压降低一半端接功耗

[1] [2]  下一页

关键词:

文章评论评论内容只代表网友观点,与本站立场无关!

   评论摘要(共 0 条,得分 0 分,平均 0 分)
Copyright © 2007-2017 down.gzweix.Com. All Rights Reserved .
页面执行时间:4,292.96900 毫秒