2．1．1 DVI接口
    TFP40lA转换后向FPGA输入以下信号为QE／QO为每组信号送出红绿蓝各8 bit数据。本设计使用TFP40lA单链路TMDS方式；ODCK为数据时钟；DE为数据使能；VSYNC／HSYNC为场同步信号，行同步信号。
2．1．2 STR核心控制FPGA设计
    采集发送板的核心为高速逻辑器件FPGA，FPGA各功能框图如图2所示。FPGA通过实时采集数据并利用SDRAM缓存实现采样、缓存、格式转换等一系列高速同步数据处理。同时，FPGA通过采样发送板上的CPU接收计算机的控制指令来适应不同的显示屏和不同的应用环境。
    FPGA各功能模块说明如下：
    1)采集模块 ①伽马校正：对于不同的节目源、不同的显示屏体，需要经过不同数值的伽马校正来获得更符合人眼视觉的显示效果，得到更清晰的图像。本设计提供伽马校正接口，通过采样发送板上的MCU，可根据最终显示效果设置不同的伽马校正值。在采集数据输入后，即转换成经过校正的显示数据。②权值分离和数据重组：对输入串行数据进行权值分离处理，并根据CPU设置的显示屏扫描模式进行初步数据重组。
    2)SDRAM控制和仲裁器 系统需要实时处理每一帧显示数据，通过大容量的外部存储器作为缓存器。同步处理输人帧接收和输出帧提取。
    在以往的设计中，一般采用2片SRAM(静态存储器)将2帧信号独立存储，大容量的SRAM成本高昂。本设计中。采用单片SDRAM设计。相同容量的SDRAM比SRAM价格低得多，而采用单片SDRAM，整个系统的成本将进一步下降；同时与FPGA接口减少，对FPGA的I／O口需求减少，优化器件选择。
    两帧显示信号分时读写，当前正在缓存的帧数据和当前正在读取的上一帧数据在SDRAM里用不同的页面来分别进行存储。由于单片SDRAM控制和数据总线只有一组。所以需要SDRAM控制仲裁器模块来实现无缝分时总线切换控制。
    采集模块和输出模块分别将数据流切片，转成小数据块，数据流切片后，各模块每次占用总线的时间减短。经过精确计算每个模块占用总线的时间、2次占用总线要求的最长间隔，设计合适大小的数据流切片大小：2个模块即可实现无缝分时占用SDRAM总线。
    3)网口编码输出 输出控制模块按照显示屏的扫描模式分区采集缓冲SDRAM中的数据，并转换重整成新的网口串行传输格式。除了显示数据需要通过网口传输外，为实现远程设置现场控制板，还需要将控制参数通过网口传输。网口编码前将显示数据包和控制信号包，经过分时复用，经网口编码器编码后送至RTL8208B传送。
    4)帧同步控制 数据在采样发送板需要同步处理两帧信号，为了稳定地将输出网口的帧信号与输入的DVI帧信号同步，帧同步模块通过同步指令，将两个时钟域的帧信号锁定在一起，以实现帧信号同步控制，避免出现显示画面断裂的情况。
2．2 现场控制板功能分解
    图3为现场控制板FRC总体架构图和FPGA功能模块框图。

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