FIR滤波器也是由ISEIPCORE实现，因为经DDS后的信号是带宽为14 MHz的零中频信号，只考虑正频率范围，故PFIR的通带截止频率为7 MHz，在MATLAB中设计一个通带截止频率为7 MHz的FIR，将系数量化为14位二进制数值存入系数文件*．coe，将其导入FIR即可；FIR的阶数(系数长度)越高，性能越好，但考虑资源占用情况，FIR的阶数不宜过高，该设计采用35阶FIR。故FIR参数设置为：结果分辨率(Result Resolution)为16位；滤波器阶数(Fiher Length)为35；系数精度(Precision)为14位。图5为FIR滤波器的结构。

2．5 FPGA器件选型
    设计将对采样率为100 MHz的高速带通信号进行数字下变频处理，对系统的处理速度要求较高。由于Xilinx公司的FPGA处理速度较Ahera公司的更快，并且在系统稳定性和可操作性方面均优于Altera。考虑到数字下变频对系统的处理速度、可靠性、稳定性均有较高的要求．因此选用Xilinx公司的Virtex一2系列的XC2V1000器件。XCl2V1000器件内部包含1 280个CLB，每个CLB由4个Slice构成，共5 120个Slice，满足设计需求。

3 系统调试与结果分析
    Xilinx的FPGA的开发工具为ISE，目前版本已更新到lO．2。ISE是一个集成的开发环境，包括HDL编辑器、IP—CORE Cenerator System、约束编辑器、静态时序分析工具、功耗分析工具等十多种工具。这些工具可以帮助设计人员提高工作效率。ISE可以方便集成第三方工具，如仿真工具Mod一elsim、综合工具Synplify。此外Xmnx的工具Clfipseope可以在线观察FPGA内部信号波形，Plan Ahead工具可以通过简化综合与布局布线间的步骤，大大减少设计时间，与ISE结合使用时可以实现30％的性能提升。在ISE环境下采用VHDL语言实现DDC的各个模块。经过硬件调试，系统功能正常，将FPGA产生的各部分数据导入MARLAB中，得出的运算结果波形如图6所示。

    DDC模块原本不改变输入信号的位宽，输入为14位，100 MHz的单路信号，输出本应为两路位宽14位，速率100MHz的零中频正交信号。而实际输出为两路位宽30位，速率100 MHz的零中频正交信号，所以先要截取该两路30位信号，恢复至14位宽度，然后再抽取。经实验验证，在设计中，对两路(1／Q路)位宽为30位的信号进行13～26位截位，其效果最佳，信号质量性能都能得到保证。 

4 结语
    采用FPGA实现DDC，具有速度快，灵活性强等优点。该系统设计采用Xilinx的FPGA平台，其中有许多免费的IP核可供选用，在实现较好性能的同时，可有效减小开发的周期和难度，因此，该设计方案具有广泛的应用潜力。