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基于DSP TMS320C6416的数字下变频技术
来源:本站整理  作者:佚名  2011-08-14 07:09:17



     数字下变频器有多种芯片可供选择,如Harris公司Gray-Chip公司的产品。然而这些器件无法满足雷达对抗侦察数字接收机高多DSP的数字下变频器。本文以某雷达对抗侦察数字接收机为例,介绍一种基于TI公司的DSP TMS320C6416的数字下变频器
  1 数字下变频的基本原理
  数字下变频的基本原理见图1。
  数字下变频的基本原理图
  经A/D变换后的中频信号通过两个乘法器构成混频器,产生I、Q两种信号再通过低通滤波、抽取输出降低了采样频率的基带信号。以某种数字接收机为例,其中频频率fc=200MHz,中频带宽B=20MHz,中频采样频率fs=500MHz,下变频时可以直接将中频频率变到0,也就是令图1中的f0=fc,此时位于中频带宽内对称于中频频率的信号频谱分量将发生混叠。为避免这种现象可将中频下变频到一个较低的频率而不是0,设f0=190MHz,则下变频后的信号位于0~20MHz,通过低通滤波10倍抽取,相当于对变频后的信号以50MHz的采样频率采样。利用DSP实现数字下变频的第一步是选择能满足上述数据处理要求的DSP。对于混频运算,由于采样频率为500MHz,为实现时处理则要求DSP至少具有500MIPS的处理能力,同时考虑到后续滤波抽取运算的需要,选用TI公司的高性能DSP芯片TMS320C6416。
  2 TMS320C6416芯片的性能特点
  TMS320C6416是TI公司最新推出的高性能定点DSP,其时钟频率可达600MHz,最高处理能力为4800MIPS,软件与C62X完成兼容,采用先进的甚长指令结构(VLIW)的DSP内核有6个ALU(32/40bit),每个时钟周期可以执行8条指令,所有指令都可以条件执行。该DSP具有Viterbi译码协处理器(VCP)和Turbo译码协处理器(TCP);采用两级缓存结构,一级缓存(L1)由128Kbit的程序缓存和128Kbit的数据缓存组成,二级缓存(L2)为8Mbit;有2个扩展存储器接口(EMIF),一个为64bit(EMIFA),一个为16bit(EMIFA),可以与异步(SRAM、EPROM)/同步存储器(SDRAM、SBSRAM、ZBTSRAM、FIFO)无缝连接,最大可寻址范围为1280MB;具有扩展的直接存储器访问控制器(EDMA),可以提供64条独立的DMA通道;主机接口(HPI)总线宽度可由用户配置(32/16bit),具有32bit/33MHz,3.3V的PCI主/从接口,该接口符合PCI标准2.2版,有3个多通道串口(McBSPs),每个McBSPs最多可支持256个通道,能直接与T1/E1、MVIP、SCSA接口,并且与Motorola的SPI接口兼容,片内还有一个16针的通用输入输出接口(GPIO)。 
中频数字接收机硬件框图
  TMS320C6416与TI公司C6系列其它DSP相比有以下明显的不同:首先是处理能力显著提高。C6416的最大处理能力为4800MPIS,是1997年推出的C6201处理能力的3倍,执行1024点复数FFT的时间为10.003μs,比C6201快了6倍多;其次是片内集成外设显著增加,其中VCP和TCP可以显著提高片上的译码能力,PCI接口可以方便地与具有PCI总线的主机直接互连,无需额外的PCI接口芯片;别外原有集成外设性能提高,其EDMA可以提供64条独立的DMA通道,而C6201仅有4个DMA通道,其EMIF数据线宽度可选,片内存储区和McBSPs的数量都有所增加,这使得C6416编程更灵活,使用更方便。
  3 数字下变频在TMS320C6416DSP上的实现基于TMS320C6416的数字下变频器硬件结构比较简单,是一个基于共享存储区的多DSP处理器。
  3.1 数字下变频器的硬件结构
  本文讨论的数字下变频器是基于多DSP的雷达对抗侦察数字接收机的组成部分。数字下变频是在DSP上由软件完成的,没有单独的数字下变频电路,该数字接收机的硬件结构见图2。 

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