根据图1的工作时序和图2的循环读取方式以及对数据采集频率(12．8 kHz)的要求，对芯片相应的引脚进行控制，并和FIFO进行连接使采集的数据能够按照循环方式写入FIFO。采用Verilog硬件描述语言实现上述功能，并建立顶层文件正确连接各个功能模块。

    顶层文件的Verilog描述如下：

    如图3所示，时钟分频部分的输出与FIFO的数据写入时钟、AD_Ctrl的时钟和A／D转换芯片的时钟相连接。AD_Ctrl部分主要对ADS8364 芯片进行控制，其中输出RD也连接到FIFO的写使能端，对FIFO的数据写入进行控制。FIFO的读时钟接到系统时钟，读使能由CPU控制。当FIFO 写入一个周期的数据后，由prog_full产生中断信号，CPU响应并对FIFO进行读取。

2．4 仿 真
    对顶层文件进行综合，并在Mode-lsim中对其进行仿真。数据采集控制器的仿真结果如图4所示。当holdx_n为低电平时，启动A／D转换，完成后根据EOC_n的低电平信号产生6个RD_n的低电平信号，循环读取数据。当FIFO存储了一个周期的数据后，CPU置FIFO的读使能端口为高电平，对 FIFO中的数据进行高速读取。若FIFO中数据为空，empty为高电平。

3 使用Xilinx嵌入式开发工具EDK设计IP核
    嵌入式开发软件EDK为设计人员提供了自动化设计向导—— Base System Builder(BSB)，可以指引工程师快速完成整个设计过程。使用BSB创建工程，在创建完成之后使用EDK自带的CIP(Create and Import Peripheral Wizard)添加用户自定义IP核，生成的用户IP核保存在EDK工程目录下的pcore文件夹。用户IP核目录如图5所示。

    其中文件夹data用于存放用户IP的配置文件，如．prj文件、．mpd文件和．pao文件等；文件夹hdl用于存放用户IP的HDL代码，即．v或者．vhd文件；而devl(simmodels)文件夹中的工程可以使用户在ISE平台对工程进行设计、综合与仿真，如果设计需要加入网表，可以放在 netlist文件夹。CIP在建立用户IP核时，使用了一种专用接口规范(IPIF)。IPIF是一个验证并优化的高度参数化的定制接口，它提供了一个简化的总线协议IPIC(IP Intercon-nect)，操作这个总线与直接操作PLB及OPB这些总线相比要简单很多。通过IPIF模块，对其进行参数化定制来满足设计需求，将降低设计与测试的工作量。