2.3 A／D转换芯片控制模块及顶层文件的设计
    控制器模块的设计：
    ①根据ADS8364的工作原理：HOLDX保持至少20ns的低电平，转换开始，所以控制器需根据时序要求产生HOLD周期信号。
    ②转换结束后根据EOC的响应状态，需要置RD和CS为低电平，使数据通过并行输出总线读出。下面是根据EOC的状态改变RD值的Verilog描述：