将设计的Verilog文件复制到IP核目录下相对应的hdl文件夹下，启动ISE开发平台并打开devl文件夹中的工程文件，在Sources for Implementation中显示的结构如图6所示。图中，adsfifo．vhd是IPIC的描述文件，user-logic．v(或 user_logic．vhd)可以实现用户IP核功能设计。需要在adsfifo．vhd中加入必要的端口声明与逻辑设计，使PLB控制器与用户IP设计端口进行相应的连接。设计完成后在ISE平台中对该IP核进行综合并仿真。综合后查看FPGA器件的资源使用情况，如表1所列。

    根据需要修改user_logic．v(或user—logic．vhd)，向其中添加端口声明与逻辑设计：

    注意：在综合后需要使用EDK中的CIP工具重新导入用户IP核，在导入的过程中要指定MPD配置文件和XST project file(*．pfj)文件，这样CIP可以自动加入相关联的．v或．vhd文件。导入完成后在EDK的IPCatalog的Project Local pcores分类中可以看到用户IP核，可以向EDK工程中加入该IP核，并设置其Bus Inter-face、Port和Addresses后生成位流文件，下载到开发板进行调试。

4 总 结
    利用FPGA和ADS8364设计的数据采集的IP核，其接口简单，采集精度高，可同时采集多路信号，而且能减轻FPGA嵌入式系统中CPU的负担，节省CPU的运算资源。经过仿真和下载到开发板验证，该设计能满足高速交变电压信号采集的高精度和高实时性的要求。