3 仿真实验及结论

　　在 MAX+PLUSII环境下，根据高速数字相关器的原理图进行设计，这里将时钟端 gck设计为周期 10ns的时钟。a[15..0]端为帧同步字设置端，将其设置为 1、0交替码； b[15..0]端为码元输入端，输入连续的信号，其输入码元的周期也为 10ns ；c[4..0]作为记录信号，记录连续的输入码元与帧同步字相同的个数。然后对原理图进行编译、仿真，得到仿真波形如图 3所示。可以看出，从连续的 16个码元输入到同步检测输出经过 3个时钟周期，输出端 c[4..0]表示了连续的输入码元 b与帧同步字 a相同的个数，当 c[4..0]为 16时，表示 a和 b实现了同步。在对高速数字相关器进行编译、仿真成功后，对引脚进行锁定并将编程文件下载到 ALTERA公司 ACE1K系列芯片 EP1K30QC208进行实验验证，实验结果正确，表明设计是可行的。

　　4 结束语

　　数字相关器实现了数字通信过程中帧同步字的检测，在数字通信系统中具有重要的作用，广泛应用于帧同步字检测、扩频接收机、误码校正以及模式匹配等领域。本文采用 FPGA对高速数字相关器进行设计，并进行了编译仿真和下载实现。