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在使用 VHDL进行高速数字相关器设计时，主要实现 4位相关器和多位加法器模块的设计。其元件生成图分别是 4位相关器模块 XIANGGUAN4、3位加法器模块 ADD3和 4位加法器模块 ADD4，其电路原理图如图 2所示。其中 4位相关器模块 XIANGGUAN4的主要源代码为：
entity xiangguan4 is
port(a,b:in std_logic_vector(3 downto 0);
sum:out std_logic_vector(2 downto 0);
clk:in std_logic);
end ;
architecture one of xiangguan4 is
signal ab :std_logic_vector(3 downto 0);
begin
ab<=a xor b; --判断 a，b是否相同
process(clk)
begin
if clk'event and clk='1' then
if ab="1111" then sum<="000"; --列出各种组合，输出相应相关值
elsif ab="0111" or ab="1011" or ab="1101" or ab="1110" then sum<="001";
elsif ab="0001" or ab="0010" or ab="0100" or ab="1000" then sum<="011";
elsif ab="0000" then sum<="100";
else sum<="010";
end if;
end if;
end process;
end one;
