ddr2 i/f的管脚示例如图3，决定ddr2 i/f i/o特点的管脚是dqs(data strobe signal)和dq(data)。clk用来提供外部时钟信号，command用来提供控制指令，dm用来屏蔽某些数据位的输出。

 
 
与传统的数据传输方式不同，ddr2数据(data)的输入输出并不是与外部时钟信号同步，而是由差分的dqs(data strobe signal)信号进行控制。如图4所示，dq的数据输出是有dqs的上升沿和下降沿触发的。通过这种方式，可以实现ddr2芯片数据的高速传输。　　

ddr2 i/f 测试要求

ddr2 i/f的数据传输频率很高，并且对传输信号的品质要求也比较高，爱德万测试提供了以t6577+ddr2 　i/f option module的方式满足了dd2 i/f的各种性能测试及低成本的测试要求。

下面以ddr667（数据频率667mbps）为例，简单介绍对其进行测试时相应的信号管脚上需要的测试条件以及与其对应的测试方法：

　　　 dqs/dqn测试条件：信号频率: 667mbps　接口规格:sstl18
　　　 clock测试条件：信号频率：333mbps　接口规格：sstl18
　　　 dqs与dqn之间的关系：通过dqs信号控制dqn管脚上数据连续的输入和输出。
　　　 ac参数测试条件：通过option module提供高频时间参数的测试条件。
　　 　 dc 参数测试条件：通过t6577内置的mdc,udc测量单元对ddr2 i/f的dc参数进行高精度测试。

　　t6577+ ddr2 i/f option module原理图

　　　 667mbps/sstl18输出信号 ：t6577高速输出模式可以对应
　　　 333mhz/sstl18 时钟信号连续提供：option可以提供低jitter的信号
　　　 要求option可以检测dq以及dqs的输出以及它们之间的关系：利用option的source synchronous功能和sdr功能可以对应
　　　 667mbps/sstl18输入输出信号的精度保证：　通过dual transmission line和option是信号达到精度要求
　　　 ac测试中dqs和strb信号之间有一定的延迟：通过option可以提供可变的时间延迟，延迟时间±1ns，分辨率20ps
　　 　 dc测试：t6577的dc测试单元可以对应