由A／D转换输出转换后的8位数字信号，可以从QuartusⅡ内置的逻辑分析仪中读取，图5为通过QuartusⅡ软件内置逻辑分析仪查看读取数据值的截图。从图5中可以看出在读写方式中，在WR／RDY的上升沿开始启动转换，到INT的下降沿转换完成，转换时间可通过时间标尺计算出来，为24×40=960 ns，之后就可以通过RD的上升沿开始读取转换后的数据到数据总线中，如图5中的XDD以及YDD。因为单片机的处理速度一般都低于A／D转换芯片的速度，故将XDD与YDD的数据存储到FPGA中的FIFO中，FIFO便起到数据缓冲的作用，以备接下来单片机对数据进行读取。

3．2 ARM系统接收FPGA数据
    图6为FPGA与ARM相连接部分的传输接口框图。ARM系统主要控制数据采集的启动和采集结束后对数据的显示和存储，在数据采集的过程中，ARM处理器系统读取FPGA中的数据，实际上是读取FIFO中的数据。FIFO的容量可以通过软件进行设置，它有两个状态显示信号，分别为ALFUL和EMPTY，ALFUL是指FIFO接近满，当ALFUL从低电平变为高电平后，ARM单片机系统就可以发送RDFIFO信号来读取FIFO中的数据输出端口的数据，当FIFO中的EMPTY信号从低电平变为高电平，表明FIFO中已无数据可读，ARM单片机就开始等待ALFUL的跳变进行下一次的读取。

3．3 加速度数据显示和存储
    由ARM系统采集到的数据可通过串口线发送到上位机进行实时显示，也可以通过模拟IDE通信协议储存到IDE硬盘中。LPC2210通过串口线与上位机进行通信主要是应用ARM芯片LPC2210中的通用异步接收／发送装置UART0，而使用LPC2210的通用可编程I／O口，可以模拟产生IDE硬盘的读写时序，实现对存储设备的读写操作。这样可以实现加速度数据的显示和存储。

4 结语
    这里介绍一种MEMS器件微加速度计的数据采集设计方案，结合当前应用广泛的处理芯片ARM和FPGA，给出了一种配置灵活、通用性强的数据采集方案。实验中可准确采集美新加速度计MXR6150G／M的加速度信号，采集到的信号既可以在上位机实时显示，又可以存储在IDE接口硬盘中，达到了数据显示和存储的目的。