2．2 FPGA内的Linkport口逻辑设计
    由于Link协议采用双时钟沿传输数据，而同步FPGA系统中，一般只采用单一时钟的上升沿完成操作，因此需要将FPGA系统工作频率SCLK设定为Link时钟的2倍。然后将该时钟的两分频输出作为LxCLKOUT信号，有效数据则在SCLK的上升沿更新。
    FPGA中的Linkport口接口模块电路与ADSP-TS101的Linkport口完全兼容，且采用了双向双倍数据传输DDR技术，能实现双向双倍的数据传输。FPGA中的Link口接口模块电路如图4所示。

    图5是FPGA内实现DSP数据上行的Linkport口接收时序仿真图(基于Modelsim仿真软件)。

    Link口协议的一大特点就是在收发数据时可以选择是否需要校验位VERE比特，VERE的启用或关闭可以通过ADSP-TS101中的寄存器来设置，也可以通过FPGA模块中的Verein信号置高或置低来设置。该设计在FPGA中设置VERE信号的启用或关闭。当VERE启用后，FPGA模块中的输出信号Rx_Vere_Bad用于表征最后接收的128 b数据是否正确。由于使用VERE有两个好处，一是能保证数据的完整性；二是能减小在两个时钟不严格一致的系统中传输数据时产生数据重叠的可能性。因而在设计中采用了带数据校验的传输方式。

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