基于FPGA的QDPSK调制器的设计与实现

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来源：本站整理作者：佚名 2011-09-21 18:48:18

2 QDPSK数字调制器的实现
2．1 串／并转换、相位选择的实现
顺序输入的二进制信息经过串／并变换器，变换成速率减半的双比特序列，可采用2个D触发器来实现，其原理如图2所示。其中DFFinst和DFFinst3构成一个两位移位寄存器，将串行输入信号变成并行输出信号；DFFinst4和NOTinst8构成二分频器，实现速率减半；DFFinst1和DFFinst2为锁存器，使信号同步输。图3为串／并变换器s-p的仿真结果，其中AB为变换后的双比特码元。由图可以看出，当输入DataAB为01010101时，在延时约80 ns后，输出DataA为0000。DataB为1111。逻辑选相电路主要实现在4种不同的相位中选择一种输出，即四选一电路，电路结构简单，用VHDL语言或组合逻辑电路均可实现，这里不作祥细介绍。