在本系统中，FPGA内部需要设计一逻辑时序完成图像数据的采集，数据的传输采用异步FIFO完成。采用此方案可以解决CCD输出数据频率与从DSP和ARM不匹配的问题。
4 DSP的EMIFA与FPGA实现的软FIFO接口
4.1 DSP的EMIFA接口[4-5]
    DSP(TMS320DM6416T)之间的通信都是通过外部存储器接口(EMIFA)访问片外存储器进行的。EMIFA由64 bit数据线D[63:0]、20 bit地址线A [22:03]、 8 bit字节使能线BE[7:0]、4 bit地址区域片选线/CE3~/CE0和各类存储器的读/写控制信号组成。TMS320DM6416T 的每个
/CEx空间都有256 MB寻址空间,并且可配置为与SRAM、SDRAM、ZBTSRAM、Flash、FIFO等各类存储器接口。EMIFA读/写各类存储器的时钟可由软件配置为EMIF的AECLKIN、CPU/4或CPU/6。本设计配置为EMIF的AECLKIN，且为133 MHz。
4.2 EMIF与软FIFO接口实现
    DSP之间通过EMIF口与FPGA实现的异步FIFO进行通信。EMIF异步接口的每个读/写周期分为三个阶段：建立时间(SETUP)、触发时间(STROBE)、保持时间(HOLD),且每个阶段时间可编程设置，以适应不同的读写速度。DSP读写异步FIFO的时序图分别如图7、图8所示[6]。DSP读写FIFO控制信号由FPGA产生，其逻辑关系如下：
    写FIFO信号：writ_clk= AECLKOUT
　　             writ_req=! (/CE+/AWE)
    读FIFO信号：read_clk = AECLKOUT
　　             read_req = ! (/CE+/ARE)

    另外,写FIFO的DSP要相应为满状态标志，读FIFO的DSP则相应为半满状态标志。
5 DSP之间数据通信[7]
    为了设计一款通用性比较强的图像处理平台，各处理器间的数据传输必需达到通用性，这样可以针对不同系统的应用，只须修改图像处理算法代码，而不须要修改各处理器之间的通信。具体设计分为如下两部分：
　(1) 数据通信协议说明（x=0,1,2,3）
　Se/Re (Send/Receive)[0]：ARM通过FPGA请求DSPx接收(该数据位为1)或发送。
　ARM[1:3]：该段数据为DSPx向FPGA发出请求数的DSP编号。
    DSPx[4:6]：ARM处理器向FPGA提出要求响应的DSP的编号。
    Da_Le(Data_Leng)[7:18]：ARM请求DSPx接收或发送的数据长度。
　Da_Un (Data_Unit)[19]：该标志位表示是否按照Data_leng*K(1K=1 024 bit)的数据长度传输数据，若为1，表示接收或发送数据长度为Data_leng*K(1K=1024 bit)；若为0,表示接收或发送数据长度为Data_leng。
　Da_Bl (Data_BLOCk)[20:27]：该数据表示ARM请求DSPx接收或发送Data_Block个Data_leng K或Data_leng数据块。
　Da_Ch(Data _Result)[7:18]：ARM请求DSPx接收或发送的算法代码中间运行结果或最终结果，此数据段与Data_Leng共用。
    In_Pr (Interrupt _Priority) [27:30]：设置DSP的中断优先权。
    Ot_Use (DSP_State) [31:34]：DSP状态标志信息。
　
    Ot_Use (Other_Use) [36:47]：用户自定义数据段。
　(2) 数据通信主要流程
　首先，FPGA接收到ARM[1:3]处理器的请求信号，然后根据Data[0:34]计算出校验数据SUM与Parity_Check[35]比较，若不等，则FPGA向ARM处理器重新发请求信号；若相等、且DSPx为空闲状态时，则FPGA由Send/Receive向DSPx发送接收或发送数据请求,并将采集到的图像数据传输给DSPx，同时使能对应的FIFO数据通道；DSPx根据收到的数据信息，同样计算出校验数据，若与Parity_Check相等,则根据Send/Receive标志位，采用EDMA方式向EMIF口接收或发送Data_Block* Data_leng(或Data_Block* Data_leng K)数据。如果FPGA同时接收到2个或2个以上的DSPx数据传输请求信号，则FPGA根据Interrupt _Priority端口数据判其执行的先后顺序。
6 系统的性能分析[7]
　影响系统性能的主要因素有：ARM处理器协调工作的响应速度、DSP处理数据的速度、数据在多处理器之间的传输速度。前两个因素主要由处理的主频和处理能力决定，因此不做测试。数据在处理器之间的传输速度则是本设计的主要部分之一,而数据传输带宽和数据传输延迟是衡量数据传输速度的重要指标。
　若系统中DSP读写FIFO的带宽为B(单位时间内DSP间的数据传输量)，则：
  
    表1是ARM处理器分别与DSP1~DSP4传输不同大小数据时测得的平均延迟时间，图9是根据测试数据绘出的实际带宽Bf曲线。可以看出，随着传输的数据增大，Bf逐渐逼近B的266 MB/s的理论值。

     本文基于ARM、FPGA、多DSP设计的实时图像信号处理系统，使用FPGA芯片设计的一种高速数据传输网络互联结构，使得该系统的数据通信能力和DSP的运算能力能很好地匹配；通过数据传输控制总线，使得数据传输十分灵活；利用S3C6410对图像数据传输的调度,图像数据处理任务的分配,图像保存、显示、网络传输；利用4个TMS320C6416T对图像做算法处理。经测试，算法代码在单DSP(TMS320C6416T 1 GHz)平台下其处理时间小于0.2 s，而在本文平台下其处理时间小于40 ms，可以满足实时要求。另外，该系统可广泛适用于其他图像处理、电子对抗、雷达信号处理等各个领域。
参考文献
[1] 曹理发.尹勇.刘恒辉,等.基于ARM和DSP的视频监控系统设计与实现[J].电子器件,2009,32(1).
[2] Cyclonce Inc. Cyclone II devICe handbook. 2005.
[3] 龙再川，赵凯生，洪明坚,等. ARM系统中DMA方式在数据采集中的应用[J].国外电子元器件,2007(2).
[4] Texas Instruments Incorporated.TMS320C6414,TMS320C6415, TMS320C6416FIXED-Point digital signal processor,2007.
[5] 李方慧，王飞，何佩琨. TMS320C6000系列DSPs原理与应用(第二版)[M].北京：电子工业出版社,2005.
[6] Texas Instruments Incorporated. TMS320C6000 EMIF to external FIFO interface.1999.
[7] 周委，陈思平，赵文龙,等. 基于DSP EMIF口、FPGA设计并实现的多DSP 嵌入式系统[J]. 电子技术应用, 2008，34(12)：6-8.
 

上一页  [1] [2]