4.1 采TDR的量测

　　由上述可知整体传输线中的特性阻抗值，不但须保持均匀性，而且还要使其数值落在设计者的要求的公差范围内。其一般性的量测方法，就是使用“时域反射仪”（Time Domain Reflectometry；TDR ）。此TDR可产生一种梯阶波（StepPulse或Step Wave），并使之送入待测的传输线中而成为入射波（Incident Wave）。于是当其讯号线在线宽上发生宽窄的变化时，则萤光幕上也会出现Z0欧姆值的上下起伏振荡。

　　4.2 低频无须量测Z0，高速才会用到TDR

　　当讯号方波的波长（λ读音Lambda）远超过板面线路之长度时，则无需考虑到反射与阻抗控制等高速领域中的麻烦问题。例如早期1989年速度不快的CPU，其时脉速率仅10MHz而已，当然不会发生各种讯号传输的复杂问题。然而，目前的Pentium Ⅳ其内频却已高达1.7GHz自然就会问题丛生，相较当年之巨大差异，岂仅是霄壤云泥而已！ 由波动公式可知上述当年10MHz方波之波长为： 　　但当DRAM晶片组的时脉速率已跃升到800MHz，其方波之波长亦将缩短到37.5cm；而P-4 CPU之速度更高达1.7GHz其波长更短到17.6cm，则其PCB母板上两者之间传输的外频，也将加速到400MHz与波长75cm之境界。可知此等封装载板（Substrate）中的线长，甚至母板上的的线长等，均已*近到了讯号的波长，当然就必须要重视传输线效应，也必须要用到TDR的测量了。

　　4.3 TDR由来已久

　　利用时域反射仪量测传输线的特性阻抗（Z０）值，此举并非新兴事物。早年即曾用以监视海底电缆（Submarine Cable）的 安全 ，随时注意其是否发生传输品质上的“不连续（Disconnection）的问题。目前才逐渐使用于高速电脑领域与高频通讯范畴中。

　　4.4 CPU载板的TDR测试

　　主动元件之封装（PACkaging）技术近年来不断全面翻新加速进步，70年代的C-DIP与P-DIP双排脚的插孔焊装（PTH），目前几已绝迹。80年金属脚架（Lead Frame）的QFP（四边伸脚）或PLCC（四边勾脚）者，亦渐从HDI板类或手执机种中迅速减少。代之而起的是有机板材的底面格列（Area Array）球脚式的BGA或CSP，或无脚的LGA。甚至连晶片（Chip）对载板（Substract）的彼此互连（Interconnection），也从打金线（Wire Bond）进步到路径更短更直接的“覆晶”（flip Chip; FC）技术，整体电子工业冲锋之快几乎已到了瞬息万变！

　　Hioki公司2001年六月才在JPCA推出的“1109 Hi Tester”，为了对1.7GHz高速传输FC/PGA载板在Z0方面的正确量测起见，已不再使用飞针式（Flying probe）快速移动的触测，也放弃了SMA探棒式的TDR手动触测（Press-type）的做法。而改采固定式高频短距连缆，与固定式高频测针的精准定位，而在自动移距及接触列待测之落点处，进行全无人为因素干扰的高精密度自动测试。

　　在CCD摄影镜头监视平台的XY位移，及Laser高低感知器督察Z方向的落差落点，此等双重精确定位与找点，再加上可旋转式接触式测针之协同合作下，得以避免再使用传统缆线、连接器、与开关等仲介的麻烦，大幅减少TDR量测的误差。如此已使得“1109HiTESTER”在封装载板上对Z0的量测，远比其他方法更为精确。
　　实际上其测头组合，是采用一种四方向的探针组（每个方向分别又有1个Signal及2个Gnd）。在CCD一面监视一面进行量测下，其数据当然就会更为准确。且温度变化所带来的任何误差，也可在标准值陶瓷卡板的自动校正下减到最低。

　　4.5 精确俐落大小咸宜

　　此款最新上市的1109，不但能对最高阶封装载板的CPU进行Z0量测，且对其余的高价位CSP、BGA、FC等，也都能在游刃有余下完成逐一精测。其之待测尺寸更可从10mm×10mm的微小，一跃而至到500mm×600mm的巨大，剧变情势下均能应对裕如令人激赏。未来业界也许还要对Coupon以外的实际讯号线要求量测Z0.

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