灵活的输出引脚

    CPLD的粗粒结构和时序特性可预测，因此设计人员在设计流程的后期仍可以改变输出引脚，而时序仍保持不变。

    为什么CPLD和FPGA需要不同的逻辑设计技巧？

    FPGA是细粒器件，其基本单元和路由结构都比CPLD的小。FPGA是“寄存器丰富”型的(即其寄存器与逻辑门的比例高)，而CPLD正好相反，它是“逻辑丰富”型的。

    很多设计人员偏爱CPLD是因为它简单易用和高速的优点。CPLD更适合逻辑密集型应用，如状态机和地址解码器逻辑等。而FPGA则更适用于CPU和DSP等寄存器密集型设计。

    新的CPLD封装

    CPLD有多种密度和封装类型，包括单芯片自引导方案。自引导方案在单个封装内集成了FLASH存储器和CPLD，无须外部引导单元，从而可降低设计复杂性并节省板空间。在给定的封装尺寸内，有更高的器件密度共享引脚输出。这就为设计人员提供了“放大”设计的便利，而无须更改板上的引脚输出。

    CPLD的功耗6

    与同样密度的FPGA相比，CPLD的待机功耗更低。

    CPLD FPGA （待機電流（在VCC 為1.8V時））

    50K 300μA 200mA

    100K 600μA 200mA

    200K 1.25mA 300mA

    CPLD特别适合那些要求低功耗和低温度的电池供电应用，像手持设备。

    许多设计人员都熟悉传统的PLD，并喜欢这种结构所固有的灵活性和易用性。CPLD为ASIC和FPGA设计人员提供了一种很好的替代方案，可让他们以更简单、方便易用的结构实现其设计。CPLD现已达到数十万门的密度，并可提供当今通信设计所需的高性能。大于50万门的设计仍需ASIC和FPGA，但对于小型设计，CPLD不失为一个高性价比的替代方案。

    FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic BLOCk）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有：

    1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。 --2）FPGA可做其它全定制或半定制ASIC电路的中试样片。

    3）FPGA内部有丰富的触发器和I／O引脚。

    4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。

    5）FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。

    可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。

    目前FPGA的品种很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA公司的FIEX系列等。 　　 FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。

    加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。

    FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。

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