图2给出了本文所采用的自举采样开关的结构。该电路主要包括时钟自举和栅压自举NMOS开关两部分。其中M1～M2和C1～C2组成时钟自举电路，M3～M4和CB组成栅压自举电路。整个电路由两相不交叠时钟控制。

　　当时钟CLK为高时，M6～M7导通可将开关MS栅压拉到地，同时M3～M4眠管导通可对CB进行充电至Vdd；反之，当时钟CLK为低时，CB放电，M8管导通，输入信号电压VIN加到CB下极板上，开关管MS的栅极电压被提高到(VIN+Vdd)，从而使开关管的栅源电压恒定为Vdd。

　　由于传统的栅压自举电路中，电容CB上下极板相连的寄生电容会导致电荷共享，从而使开关的栅源电压减小。

　　其中，CP表示与充电电容CB相连的寄生电容的总和。电容C3的加入不仅可以加速M9管迅速导通，而且更重要的是降低了电路的寄生电容，减小了对输入信号造成的影响，从而提高开关MS的栅源电压，改善开关的线性度。M1～M4的尺寸可以适当大些，以加快充放电速度，另外，下拉开关M2也可以适当大些，以加速关断。沟道电荷注入也是影响开关线性度的另一个重要因素，因此，本设计加入了冗余开关管MD，以降低沟道电荷注入，改善开关的性能。

　　3 缓冲器设计

　　缓冲器作为T&H电路设计的另一个重要部分，其增益和带宽都将影响整个ADC的动态性能。在以往的开环结构中，缓冲器的结构主要有源级跟随器(SF)和单位增益放大器两种形式。SF的设计结构简单且功耗较低。理想的SF具有较好的线性度和单位增益放大能力且此性能与偏置电流和晶体管尺寸都不相关。然而，在实际运用中，SF会受到体效应和短沟效应的影响，从而导致信号衰减和增益的下降。为了提高SF的精度，只能通过改变晶体管尺寸和偏置电流，但这又与电路的功耗和速度相矛盾。此外，SF的另一个缺点是增益和线性度对设计参数不敏感，但这同时也是其优点，其对电路失配也不敏感。

　　相比于SF而言，单位增益放大器本身的增益也并非单位增益，需要通过设计参数调整得到。比较常用的是源级弱化交叉耦合对结构，其设计裕度比普通的差分对结构和SF结构都更大。根据本设计对带宽的要求，负载电阻不能太大。故为了保证增益，偏置电流和管子尺寸都比较大，影响电路的功耗；同时为了提高偏置电流管的电压裕度和输入共模范围，又要引入大的源级衰减电阻，而此电阻又会引入噪声跟谐波，影响电路的动态精度。

　　通过对以上两种结构的分析比较，结合本设计对速度和功耗的指标要求，本文采用加强型源随器技术，设计了一种可满足本设计要求的高增益、高带宽的缓冲器。

　　图3是本设计所采用的缓冲器结构。其中P管源随器为主管，在此源随器的基础上加入的N管用来钳位P管的源漏电压，以使得漏源电压为常数。在深亚微米工艺中，MOS管的最小沟道长度会减小，输出电阻变小且受短沟效应和背栅效应影响而是非线性，从而导致电路增益降低并引入了失真。N管可使主管的漏源电压恒定，从而使得短沟效应降低，也降低了P管的漏源电压，提高了输出电阻，从而改善了增益和线性度。与传统的级串型源随器相比，由于漏端跟栅端电压几乎保持相同的电压相位和幅度，栅漏电容也降低了，故输入电容不但不会增加，反而降低了。而低的输入电容又避免了对高频输入信号的衰减。

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