图7中，TA_N是MPC8272的数据传输确认信号，低电平有效，而DSP HPI接口数据准备好信号HRDY高电平有效，因此须反向；双口RAM忙指示信号(即数据未准备好)BUSY_N低电平有效，须反向；OLED_RDY_N是当外部总线为100 MHz时(SCLK为100MHz外部总线时钟输入)，插入cnt=100个时钟周期(等待状态为1μs)后的数据准备好信号，低电平有效。功能模块RDY_N的相关VHDL描述如下：

    这里由于采用了CPLD芯片，因此只需修改VHDL程序中参数cnt的值，就可方便地调整等待状态的时长，如O．5 μs、2μs、3μs、4μs等，使用非常简单、快捷。定制固定1 Mbps总线速率时，只需将该片选的cnt值设为100，即等待状态时长为1μs。

4 总 结
    嵌入式处理器MPC8272内存控制模块和总线外部TA数据传输确认输人信号，为其与常用外设和慢速外设通信的时序匹配设计提供了方便。本文给出了MPC8272与各种外设的时序匹配方法。该方法提高了嵌入式处理器的总线效率和数据传输的稳定性及可靠性，并已在实际工程应用中正常使用，具有很强的适用性和通用性。