4.1 SRAM地址线控制

写缓存的地址由LLC计数生成，但不是每个LLC都包含有效数据需要和HREF及VREF相与形成，在Quartus II中采用原理图编辑方式对SRAM地址进行控制，具体如图2所示。

图2中主要包括2个19位计数器及4个19位三态缓冲门，其中HREF／VREF由SAA7113中的RTS0／RTS1配置形成，ODD(奇场指示信号)由VREF计数2分频形成，EVEN(偶场指示信号)由ODD取反得到，这样可免去对HREF计数，然后丢弃消隐行的过程，同时得到了HREF、VREF及ODD三个参考同步信号。图中ODD_CS及EVEN_CS是由ODD及EVEN和CPU片选信号CS构成。奇数场时，偶场计数器清零，奇场计数器工作形成的地址通过缓冲门连接至奇场SRAM，同时若有CPU片选信号将会选通偶场SRAM，CPU的19位地址线将连接至偶场SRAM，偶数场时则反之。

4.2 SRAM数据控制

数据线控制电路主要由4个8位三态缓冲门组成，如图3所示。其中VP0～VP7为SAA7113的8位数据输出，其原理与地址线控制电路类似。写控制电路由2个4输入或门构成，其中nHREF及nVREF由HREF、VREF取非得到，实现只有在有效数据时才形成写使能WE。

5 系统仿真

从图4所示的Quartus II时序分析中可以看出LLC与ODD_nWE的延迟为8.8 ns，ODD_nWE与计数器生成的地址线的时间间隔为10 ns，即地址线的生成与LLC上升沿的时延为18.8 ns，由于LLC为27 MHz半个周期为18.5 ns，本系统设计正好满足SAA7113输出数据在LLC的下降沿开始有效。两片SRAM地址信号SRAM0_Add、SRAM1_Add以及SRAM写信号ODD_nWE、ENEN_nWE随着场同步信号ODD交替出现，实现了高效的乒乓切换混存结构。

6 结束语

本文采用EPM570与两片512 KB SRAM实现视频采集系统，相较于采用双口RAM、高速FIFO的缓存结构不仅价格低廉，能在时序上进行控制，还能获得720×576的实际有效分辨率，缓存效率高，占用处理器资源少。为处理器进一步进行视频压缩提供了有力的保障。