VHDL 程序举例

      重要说明：不同软件对VHDL语法的支持范围是不一样的，以下程序中的某些语句可能不能运行在所有的软件平台之上，因此程序可能要作一些修改，同时务必注意阅读程序中的注释。以下部分程序为txt格式，请自行另存为vdh后缀的文件。有些EDA软件要求ENTITY的名称和文件名要相同，也请自行修改。

      如发现错误请来信指正或在BBS上提出。
      组合逻辑
      时序逻辑
      基本语法
      存储器举例：(注3)
      状态机举例
      测试向量（Test Bench）和波形产生
      其他设计举例
      注1： 含有不可综合语句，请自行修改
      注2： 一些PLD只允许I/O口对外三态，不支持内部三态，使用时要注意
      注3: 设计RAM的最好方法是利用器件厂家提供的软件自动生成RAM元件，并在VHDL程序中例化