阻抗控制和终端匹配是高速电路设计中的基本问题。通常每个电路设计中射频电路均被认为是最重要的部分，然而一些比射频更高频率的数字电路设计反而忽视了阻抗和终端匹配。

由于阻抗失配产生的几种对数字电路致命的影响，参见下图：

ａ．数字信号将会在接收设备输入端和发射设备的输出端间造成反射。反射信号被弹回并且沿着线的两端传播直到最后被完全吸收。

ｂ．反射信号造成信号在通过传输线的响铃效应，响铃将影响电压和信号时延和信号的完全恶化。

ｃ．失配信号路径可能导致信号对环境的辐射。

由阻抗不匹配引起的问题可以通过终端电阻降到最小。终端电阻通常是在靠近接收端的信号线上放置一到两个分立器件，简单的做法就是串接小的电阻。

终端电阻限制了信号上升时间及吸收了部分反射的能量。值得注意的是利用阻抗匹配并不能完全消除破坏性因素。然而认真的选用合适的器件，终端阻抗可以很有效的控制信号的完整性。

并不是所有的信号线都需要阻抗控制，在一些诸如紧凑型 PCI 规格要求中的特征阻抗和终端阻抗特性。

对于别的没有阻抗控制规范要求的其他标准以及设计者并没有特意关注的。最终的标准可能发生变化从一个应用到另一个应用中。因此需要考虑信号线的长度（相关与延迟Td）以及信号上升时间（Tr）。通用的对阻抗控制规则是Td(延迟)应大于Tr的1/6。

3、内电层及内电层分割

在电流环路设计中会被数字电路设计者忽视的因素，包括对单端信号在两个门电路间传送的考虑（如下图）。从门A 流向门B的电流环路，然后再从地平面返回到门A。