逐次逼近型ADC是采样速率低于5 MS/s的中高分辨率应用的常见结构，SAR ADC的分辨率一般为8~16位，具有低功耗、小尺寸等特点，因此具有较宽的应用范围，如：便携式仪器电池供电仪表、工业控制和数据/信号采集器等[1]。
    在现有工艺水平下，由于受电容失配、系统失调以及噪声等因素的限制，采用电荷再分配结构的SAR ADC能够达到的最高精度被限制在12位左右[2]。因此，高精度ADC设计必须依靠校准技术。一般校准技术有两类：模拟校准技术是在模拟领域把相关的量调整到正常数值或者利用激光对芯片元件进行修正，但这种技术成本高，且容易受到封装时机械应力的影响；还有一种数字校准技术，通过把电路中失配误差等影响在数字领域描述，然后在数字领域对输出代码进行调整，而不关心模拟领域的物理量数值[3]。数字校准是现行校准技术的主流。
    提出一种基于二进制加权电容阵列DAC的数字校准算法，用一个低精度的DAC表示各个待校准电容的失配误差值，然后在AD转换过程中，将相应的误差电压加载到电容阵列中，实现对电容网络的校准。
1 SAR ADC内核原理
    SAR ADC的基本结构由比较器、DAC、SAR逻辑控制电路组成，如图1所示。

    基本工作过程：首先模拟输入Vin被采样保持，送入比较器的一端， N位SAR寄存器的初始值为中间值（即100……00），DAC将该值转换为对应模拟量VDAC=VREF/2(VREF是ADC的基准电压)。比较器开始比较Vin与VDAC的大小。若Vin>VDAC，则比较器输出1，SAR寄存器的最高位保持，次高位预置为1；反之，比较器输出0，SAR寄存器的最高位为0，次高位预置为1，ADC进行下一次比较。这样反复逐次比较直到SAR寄存器的最低位，寄存器中保存的N位数字量就是ADC的转换结果。
2 数字校准算法
    数字校准算法的基本思想是在ADC正常使用前，先计算电容失配等的一些非线性误差，把误差相应地在数字领域用校准码形式描述，并在正常工作过程中把这些校准码加载到电路中进行误差校准，从而达到校准失配的目的。校准码的产生和使用有不同的算法[4，5]，本文设计了一种从低位到高位电容依次校准的思想。
2.1 校准码产生的算法原理说明
    本设计中采用对称的分段电容结构，如图2。对称差分结构使得比较器输入负载相等，消除比较器的共模噪声，提高信噪比；分段电容阵列采用高位与低位通过过渡电容耦合的结构，保证了MSB的高精度以及LSB的单调性。N（N=M+K）位的SAR ADC由左右侧差分结构的高M位DAC以及左侧低K位的DAC构成，右侧低K位则用于校准电容阵列的失配误差。

    产生校准码的工作过程中，设置两种电容阵列工作状态：Φ1工作状态下接入一组电容，并将左右侧电容阵列的输出与比较器的输入端断开（比较器两端输入均为0），同时电容阵列输出端接共模电平VCM；Φ2工作状态下接入另一组电容，输出接比较器两端的输入端进行比较。通过两种工作时序的切换，根据电荷守恒以及电荷重分配原理，待校准电容之间的失配误差可以通过右侧低K位的校准电容阵列表示出来。
    下面以高位电容为例，分析校准码产生原理细节。图3为在两个不同的工作状态下左侧电容阵列的等效模型。

    图3中，CLN表示左侧电容阵列中除了C1、C2电容外的所有电容之和，C1表示已经校准的所有电容之和，C2表示目前待校准的电容，且C1、C2为相邻的两组电容，设CT表示左侧电容阵列总电容值，即有CLN+C1+C2=CT。VL端接入比较器的一个输入端，根据Φ1、Φ2两种工作状态下的电荷守恒原理，则有：
 

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