出口模块主要负责装置内外的电气隔离,一 方面将来自处理器模块的动作、报警等信号隔离 后,送到装置外部;另一方面将来自装置外部的断 路器状态等信号进行隔离后,送到处理器模块。 根据功能控制工程网版权所有, FPGA芯片内部被划分为两部分: 算法实现模块和软核CPU (Nios)模块。前者由 VHDL模块化编写算法的实现过程,由于采用并 行结构,可以实现多路信号同时滤波;后者为软件 编写人机界面、通信协议等构建平台,并且同时根 据算法实现模块的结果,执行保护动作。在只考 虑一路信号的情况下,本系统由以下各部分组成。 (1) 码制转换器:将AD采样的输出数据转 换成准确的16进制数。
        (2) 乘法器:采用阵列乘法器结构,为确保系 数精度控制工程网版权所有,系数以15位二进制数逼近,故乘法器采 用11 ×14位的结构。
        (3) 累加器:由于乘法器的输出有正有负,所 以累加器也必须有加有减。通过对乘法器输出符 号的判断CONTROL ENGINEERING China版权所有,自动判断加减。
        (4) 时序发生器:这是整个系统的心脏,由它 来调度什么时候什么模块做什么事。本系统采用 一个正相分频器和一个反相分频器作为时序控制 模块。
        系统结构如图3所示。

        3　保护算法模块
        3. 1　信号处理模块
        采样信号的滤波采用最小二乘法,这是一种 波形拟合方法,当预设的信号模型能充分描述被 采样信号时,该算法可以滤除信号中任意需要滤 除的分量,因此具有很好的滤波性能和很高的运 算精度。其原理是:为被采样信号预设一个尽可 能逼近的信号模型函数,并按最小二乘拟合原理对其进行拟合。
        假定采样频率为1 000 Hz,被采样信号为: Ia = 10 - 10cos (2 ×pi ×f ×t) + 2cos ( 2 ×2 ×pi × f ×t) + 5 sin (3 ×2 ×pi ×f ×t) + sin ( 4 ×2 ×pi × f ×t) + 0. 5 sin (5 ×2 ×pi ×f ×t) 可见,信号有直流分量,而且谐波分量最高为 5次。以N = 11点采样进行MATLAB仿真,得到 如图4所示的波形。可以看到滤波后的正弦波 振幅等于10,所以11点采样能满足要求。
        　　在采样频率为1 000 Hz,采样点数N = 11的 情况下,系统虽然收敛,但采样系数的离散度很 大,势必造成乘数的位宽很宽,乘法器需要耗费很 多的资源。所以可适当增加采样点数来降低离散 度。但是如果单纯增加采样点数,最小二乘法滤 波的高速特性就无法体现。因此将采样频率提升 到2 000 Hz,采样点数增加到26点(即1 000 Hz 下, 13点采样的时间) ,可以将离散度降到可接受 的程度,而且滤波速度也不会降低太多。仿真波 形和系数矩阵分别如图5和表1、2、3所示。